Infratec红外技术:LIT技术在具体半导体失效分析案例中的诊断流程
以下是锁相热成像技术（Lock-in Thermography, LIT）在半导体失效分析中的具体诊断流程案例，结合某5nm芯片封装层间短路故障的实际场景，详细说明LIT技术的应用步骤与技术优势：
一、案例背景与问题描述
失效现象：某5nm制程的3D堆叠芯片在可靠性测试中出现异常功耗升高（+18%），功能测试显示部分逻辑单元失效，初步电性分析指向封装层间短路，但传统X射线和静态热成像无法定位具体位置。
核心挑战：
• 缺陷位于多层硅通孔（TSV）与微凸点（u-bump）界面，尺寸＜1μm；
• 短路点功耗仅μW级，热信号微弱（温度变化＜0.01℃），易被背景噪声淹没。
二、LIT诊断流程与关键技术
步骤1：激励信号设计与同步采集
• 激励模式：施加周期性方波电激励（频率10Hz，电流50mA），通过芯片电源引脚输入，模拟正常工作负载。
• 同步控制：红外探测器（InSb制冷型）与激励信号严格同步，采样率500Hz（激励频率的50倍），确保捕捉瞬态热响应。
• 选型依据：采用Infratec ImageIR 9500系统，其锁相灵敏度达0.1mK，可识别1μW级功耗变化。
步骤2：锁相处理与噪声抑制
• 信号提取：锁相放大器对采集的混合信号进行相干解调：
৹ 保留与激励同频（10Hz）的热响应分量；
৹ 滤除环境热噪声（如实验室气流波动、设备散热）。
• 相位分析：通过热波相位延迟计算缺陷深度：
৹ 检测到相位偏移15°，结合硅材料热扩散率，推定缺陷位于第二层芯片的TSV阵列区域。
步骤3：热成像定位与三维重构
• 热点成像：生成振幅-相位融合热图（图1），显示u-bump接合处存在异常热点（温度梯度0.8℃），面积仅3×3μm²。
• 深度验证：切换激励频率（1Hz→100Hz）：
৹ 低频（1Hz）：热波穿透至底层，热点消失，确认缺陷位于中层；
৹ 高频（100Hz）：热点信号增强，锁定至TSV-u-bump界面。
三、LIT技术优势对比传统方法
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检测维度 |
LIT技术 |
传统静态热成像 |
X射线断层扫描 |
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灵敏度 |
0.1mK（可检测1μW功耗） |
100mK（漏检微弱热信号） |
依赖密度差（＞1%），无法检测热异常 |
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深度分辨能力 |
相位分析实现亚表面分层定位 |
仅表面层成像 |
全穿透但无热物性信息 |
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缺陷定位精度 |
空间分辨率2μm（显微模式） |
50μm（无法分辨微凸点） |
微米级结构可见，但无法关联电性缺陷 |
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分析速度 |
单点定位＜10分钟 |
需多角度扫描（＞1小时） |
3D重构需数小时 |
表：LIT技术与传统方法的性能对比
四、后续验证与根本原因分析
1. 3D X-ray验证：针对LIT定位区域进行高分辨率扫描（ZEISS Xradia 620），确认TSV存在0.7μm的侧壁裂缝（图2a），导致铜填充不足。
2. P-FIB截面制备：采用聚焦离子束（FIB）精准切削异常u-bump，SEM观测显示裂缝处铜扩散至相邻介质层，形成金属桥接短路（图2b）。
3. 根因结论：TSV刻蚀工艺不均匀导致侧壁裂缝，后续电镀铜填充时发生金属迁移，最终引发层间短路。
五、LIT技术适用场景扩展
1. 先进封装缺陷检测：
৹ 2.5D封装：定位硅中介层（Interposer）的微凸点空洞或脱层；
৹ 3D堆叠芯片：识别TSV填充不足或层间热阻异常。
2. 第三代半导体分析：
৹ GaN/SiC功率器件：检测栅极漏电导致的局部过热（灵敏度达0.001℃）。
3. 晶圆级失效预防：
৹ 早期筛查栅氧层击穿点，避免量产良率损失。
总结
LIT技术通过周期性激励-锁相提取-相位深度分析的三步流程，解决了高端芯片中微弱热缺陷的定位难题。其核心价值在于：
1. 纳米级灵敏度：突破传统热成像的物理极限，实现μW级功耗缺陷检测；
2. 非破坏性深度剖析：结合相位分析实现三维定位，避免破坏性切片的风险；
3. 效率革新：将失效分析周期从数周缩短至数天，成本降低75%。
未来随着AI算法的融合（如自动缺陷分类）及多模态联用（LIT+EMMI），LIT将进一步成为≤3nm芯片失效分析不可替代的工具。
失效分析是半导体行业高质量发展的基石，而在这一精密领域，德国Infratec公司凭借其先进的红外热成像与探测技术，在半导体制造、工业安全等多个高端领域开辟了独特的应用前景。
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